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产品介绍
随着人工智能（AI）工作负载日益复杂、规模持续扩大，支持 AI 模型运行的基础设施也必须不断演进，以满足性能、效率与可扩展性的需求。这类复杂工作负载需要在 XPU、CPU 与存储设备之间传输海量数据。XPU 对 XPU 的后端网络专为多颗 XPU 之间的高速、确定性低延迟通信而设计，以支持并行处理与高强度计算任务。Marvell® Teralynx® T100 旨在符合超以太网联盟（Ultra Ethernet Consortium，UEC）规范，面向大规模 XPU 扩展型（scale-out）网络应用，例如配备数千颗 XPU 的 AI 训练集群，以及针对 Rail 架构优化的后端网络。T100 支持 UEC 的超以太网传输（Ultra Ethernet Transport，UET）协议，可实现 XPU 对 XPU 的 RDMA，并通过多条并行路径进行数据包喷洒与乱序传输，最大限度地提高链路利用率并消除流级拥塞热点。结合先进且符合标准的拥塞控制与多路径传输技术，T100 可在超大规模 AI 训练与推理集群中，为集合通信操作（all-reduce、all-to-all、all-gather）提供稳定一致的低延迟、高带宽性能。
Teralynx 系列以太网交换机芯片从架构设计之初，便以提供最适合 AI 网络的优化以太网解决方案为目标。该系列具备业界领先的确定性低延迟、通过精细化遥测实现的卓越网络可视性、业界领先的每瓦性能、大容量缓冲区，以及丰富的可编程能力。Teralynx 提供多种数据中心交换机产品，整个系列均具备完整的软件与 SDK 兼容性。
应用场景
- 扩展型（Scale-out）架构：针对 Rail 架构优化的后端网络，可连接配备数千颗 XPU 的 AI 训练集群，并在大规模 GPU／XPU 计算域中提供符合 UEC 规范的无阻塞 Spine-Leaf 网络连接，实现确定性低延迟与无损 RDMA 传输。
- 扩展型（Scale-up）架构：为紧密耦合的 XPU Pod 与机架级计算域提供高端口密度、低延迟的互连能力，支持节点或机架内部的高密度全互连（all-to-all）架构，在流量进入 Scale-out 网络之前，最大限度地提升集合通信操作（all-reduce、all-gather、all-to-all）的性能。
主要优势
突破性的性能与可扩展性，让客户能够以更低的功耗、延迟与成本，部署具有变革性的解决方案。- 创新的 200 Gbps PAM4 SerDes 可降低每比特成本，并支持 800GbE 与 1600GbE 等更高规格的 I/O，同时向下兼容 50G 与 100G PAM4。
- 采用单片式设计，消除芯片裸片之间通信所带来的额外开销，大幅降低功耗。
- 业界领先的确定性低延迟有助于缓解尾延迟问题，缩短 AI 训练与微调工作负载的任务完成时间，同时提升 Token 经济效益（tokenomics），即每颗 XPU 每秒处理的 Token 数量（tokens/sec/XPU）。这是衡量实时 AI 应用推理集群效率的关键指标。
- 增强的缓冲区共享能力可在低熵、高带宽的 AI 网络中提供稳健的数据包处理能力，降低拥塞与延迟。这项能力对于分离式推理架构同样至关重要，因为 Prefill 服务器、KV Cache 层与 Decode 服务器之间可能出现 Incast 流量模式，需要精确的缓冲区管理，才能维持吞吐量并满足服务等级协议（SLA）。
- 提供丰富的实时分析能力，时间精度达到亚秒级，并可通过 REST API 轻松集成至终端用户应用程序。
- 可编程数据包转发流水线支持定制协议与新标准协议，无需通过后续芯片改版即可满足未来网络需求。
- 512 端口级连接能力结合卓越的 200 Gbps SerDes 性能，使大型集群能够采用无源铜缆进行设计，大幅降低总体拥有成本（TCO）。
- Teralynx 交换机支持符合标准的 SAI（Switch Abstraction Interface），可在高容量网络中实现无缝集成与可编程管理。
*Marvell Authorized Distributor
